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[코딩테스트] 분할과 정복(하노이탑/영역구분/트로미노 문제)Algorithm 2023. 10. 26. 18:42
1.하노이탑 (백준 11729) https://www.acmicpc.net/problem/11729 11729번: 하노이 탑 이동 순서 세 개의 장대가 있고 첫 번째 장대에는 반경이 서로 다른 n개의 원판이 쌓여 있다. 각 원판은 반경이 큰 순서대로 쌓여있다. 이제 수도승들이 다음 규칙에 따라 첫 번째 장대에서 세 번째 장대로 www.acmicpc.net 1) 문제 2) 풀이 #include #include using namespace std; void hanoi(int num,int from,int by,int to){ if(num==1){ cout
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[코딩테스트] 수학적 귀납법 (분할과 정복)Algorithm 2023. 10. 23. 10:50
1. 수학적 귀납법 문제) 임의의 정수 n을 입력받아 1부터 n까지 합을 구하는 프로그램 내 풀이) #include using namespace std; int function(int n,int sum){ if(n==0) return sum; sum+=n; return function(n-1,sum); } int main(){ int n,result,sum; cin>>n; result=function(n,sum); coutn; result=function(n); cout>k; function(n,k); while(!s.empty()){ coutn>>k; cout 총 2가지라고 생각했었는데, 세로로 2*1 타일 2개 배치하는 경우는 f(n-1)까지는 채워져있다고 가정했을 경우에 이미 포함된 경우이므로 제외..
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Chapter 3. ThreadsMajorClass/Network Programming 2023. 9. 19. 11:39
1. Thread의 Life Cycle(생명주기) https://10albatross.tistory.com/21 Thread(스레드)의 Life Cycle(생명 주기), 그리고 관련 메소드 스레드는 생성되어 소멸될 때까지 여러 형태의 생명주기를 가진다. 스레드가 생성된 후의 상태는 크게 alived와 dead의 두 가지로 나누어진다. dead 상태는 스레드가 자신의 run() 메소드를 완전히 수 10albatross.tistory.com 2. DigestInputStream.java import java.io.FileInputStream; import java.io.FileNotFoundException; import java.io.IOException; import java.security.Digest..
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[딥러닝의 이해] 학습이란? + Loss FunctionStudies/Data Analytics&ML 2023. 9. 17. 17:47
학습의 목적 : 정답과 예측 결과의 차이를 최소화 crieteria (기준) input -> ( predicted result - ground truth(정답) ) minimize idle case는 predicted result - ground truth(정답) = 0 -> 수학적 도구가 필요 (선형대수 , 확률론 , 최적화 이론(미분 중심)) predicted result - ground truth(정답) 딥러닝을 위한 수학적 배경 선형대수학 , 확률론 , 및 최적화 이론 (미분 중심) 데이터 가공부터 학습 및 테스트까지 모든 과정에서 수학 이론 필요 딥러닝을 위한 데이터 구조 Tensor (텐서) : 데이터 덩어리 Scalar / Vector / Matrix : 모두 Tensor의 다른 형태 Ten..
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MSI protocol - NuSMV 구현Studies/Formal Verification 2023. 3. 10. 14:12
1. 관련 노트 2. 관련 코드 MODULE main VAR -- cpu_op1234: {rd1, wr1, rd2, wr2, none}; cpu_op1234: {rd1, wr1, rd2, wr2, rd3, wr3, none}; -- cpu_op1234: {rd1, wr1, rd2, wr2, rd3, wr3, rd4, wr4}; cache1 : {state_M, state_S, state_I, tr_S2M, tr_I2M, tr_I2S}; cache2 : {state_M, state_S, state_I, tr_S2M, tr_I2M, tr_I2S}; cache3 : {state_M, state_S, state_I, tr_S2M, tr_I2M, tr_I2S}; bus: {rd, rdx, upgrade, flus..